摘要:提出了一種采用Verilog語(yǔ)言中位拼接語(yǔ)法實(shí)現(xiàn)UART串口通信協(xié)議的新方法,并通過(guò)Altera FPGA對(duì)程序進(jìn)行驗(yàn)證。該方法程序簡(jiǎn)潔,僅通過(guò)一條語(yǔ)句實(shí)現(xiàn)了UART發(fā)送協(xié)議的核心功能,且包含奇偶校驗(yàn)位,其中數(shù)據(jù)位和停止位位寬任意可調(diào)。避免了其他方法中復(fù)雜的狀態(tài)判斷過(guò)程,降低了程序復(fù)雜度,提供了一種簡(jiǎn)潔清晰的編程思路。UART接收協(xié)議同樣采用這一思路實(shí)現(xiàn)。
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